PCIE Gen5 Via Array 優化流程
隨著PCIE Gen5速度提升到32Gbps，已經需要透過超低損耗的板材以及repeater晶片來打開眼圖。
Via的設計一直都是SI工程師非常重視的設計環節，因為其3D結構無法輕易的在前仿階段被優化。這次在線研討會要跟各位分享意大利公司SECO如何透過ADS Via Designer在前仿階段優化Via Array，並用ADS SIPro驗證優化的結果。最後，量測數據跟模擬很好的吻合，可以說明這是一個非常成功的模擬設計。
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Nash Tu
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